Treffer: Khronos: Fusing Memory Access for Improved Hardware RTL Simulation

L'utilisation de la simulation de niveau de transfert de registre (RTL) est essentielle pour la conception du matériel dans divers aspects, y compris la vérification, le débogage et l'exploration de l'espace de conception. Parmi les diverses techniques de simulation RTL, la simulation RTL par logiciel avec précision de cycle est l'approche la plus répandue en raison de son accessibilité facile et de sa grande flexibilité. Les simulateurs actuels à la fine pointe de la technologie utilisent principalement la simulation RTL à cycle complet qui modélise RTL comme un graphique de calcul acyclique dirigé et traverse le graphique dans chaque cycle de simulation. Cependant, l'adoption de la simulation à cycle complet les amène principalement à se concentrer sur l'optimisation de l'évaluation logique au sein d'un cycle de simulation, négligeant les opportunités d'optimisation temporelle.
El uso de la simulación de nivel de transferencia de registro (RTL) es fundamental para el diseño de hardware en varios aspectos, incluida la verificación, la depuración y la exploración del espacio de diseño. Entre las diversas técnicas de simulación RTL, la simulación RTL con software de precisión de ciclo es el enfoque más frecuente debido a su fácil accesibilidad y alta flexibilidad. Los simuladores actuales de precisión de ciclo de última generación utilizan principalmente la simulación RTL de ciclo completo que modela RTL como un gráfico computacional acíclico dirigido y recorre el gráfico en cada ciclo de simulación. Sin embargo, la adopción de la simulación de ciclo completo hace que se centren principalmente en optimizar la evaluación lógica dentro de un ciclo de simulación, descuidando las oportunidades de optimización temporal.
The use of register transfer level (RTL) simulation is critical for hardware design in various aspects including verification, debugging, and design space exploration. Among various RTL simulation techniques, cycle-accurate software RTL simulation is the most prevalent approach due to its easy accessibility and high flexibility. The current state-of-the-art cycle-accurate simulators mainly use full-cycle RTL simulation that models RTL as a directed acyclic computational graph and traverses the graph in each simulation cycle. However, the adoption of full-cycle simulation makes them mainly focus on optimizing the logic evaluation within one simulation cycle, neglecting temporal optimization opportunities.
يعد استخدام محاكاة مستوى نقل السجلات أمرًا بالغ الأهمية لتصميم الأجهزة في جوانب مختلفة بما في ذلك التحقق وتصحيح الأخطاء واستكشاف مساحة التصميم. من بين تقنيات محاكاة RTL المختلفة، تعد محاكاة RTL للبرامج الدقيقة للدورة هي النهج الأكثر انتشارًا نظرًا لسهولة الوصول إليها ومرونتها العالية. تستخدم أجهزة المحاكاة الحالية الدقيقة للدورة بشكل أساسي محاكاة RTL كاملة الدورة التي تقوم بنمذجة RTL كرسم بياني حسابي غير دوري موجه وتستعرض الرسم البياني في كل دورة محاكاة. ومع ذلك، فإن اعتماد محاكاة الدورة الكاملة يجعلها تركز بشكل أساسي على تحسين التقييم المنطقي ضمن دورة محاكاة واحدة، مع إهمال فرص التحسين الزمني.